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曼联七号球员是谁:vsp2212是一個完整的混合信號ic

時間:2019-10-6, 來源:互聯網, 文章類別:元器件知識庫

瓦伦西亚曼联 www.rxlibr.com.cn vsp2212是一個完整的混合信號ic,它包含與在攝像機、數字靜止攝像機、安全攝像機或類似應用中處理ccd成像器輸出信號相關聯的所有關鍵特性。本數據表的首頁顯示了一個簡化的框圖。VSP2212包括相關雙采樣器(CDS)、可編程增益放大器(PGA)、模數轉換器(ADC)、輸入鉗位、光學黑(OB)電平鉗位回路、串行接口、定時控制、參考電壓發生器和通用8位數字Toanalog轉換器(DAC)。我們建議在ccd輸出和vsp2212 ccdin輸入之間使用片外發射器跟隨器緩沖器??賞ü薪涌誚蠵GA增益控制、時鐘極性設置和工作模式選擇。當重置管腳從時鐘異步變低時,所有參數都重置為默認值。
相關雙采樣器(CDS)
ccd成像儀的輸出信號在一個像素周期內采樣兩次:一次在參考間隔,另一次在數據間隔。減去這兩個樣本可提取像素的視頻信息,并去除與這兩個間隔共同或相關的任何噪聲。因此,cds對于降低ccd輸出信號中的復位噪聲和低頻噪聲非常重要。圖1顯示了CDS和輸入卡箍的簡化框圖。
根據應用環境,建議CIN使用0.1μF電容器。此外,我們推薦一個片外發射極跟隨器緩沖器,可以驅動超過10pf,因為在輸入引腳可以看到10pf的采樣電容和少量pf的雜散電容。ccdin引腳的模擬輸入信號范圍為1vp-p,cds的適當共模電壓約為0.5v至1.5v。
參考電平在shp激活期間采樣,電壓電平保持在shp后緣的采樣電容c1上。在shd激活期間對數據電平進行采樣,電壓電平保持在shd后緣的采樣電容c2上。然后,開關電容放大器執行這兩個電平的減法。
SHP/SHD的激活極性(激活高或激活低)可通過串行接口進行選擇(有關詳細信息,請參閱“串行接口”一節)。SHP/SHD的默認值為“激活低”。但是,打開電源后,該值立即為“未知”。因此,必須使用串行接口設置適當的值,或使用重置管腳重置為默認值。本數據表中的說明和時序圖均基于有效低極性(默認值)。
輸入鉗位或偽像素鉗位
緩沖ccd輸出電容耦合到vsp2212。輸入鉗位的目的是恢復由于交流耦合而丟失的輸入信號的直流分量,并為cds建立所需的直流偏置點。

CDS和輸入鉗位的簡化框圖。
cds通過片外耦合電容器(cin)驅動。強烈建議使用交流耦合,因為ccd輸出信號的直流電平通常高達幾伏,cds無法正常工作。
輸入卡箍。在虛擬像素間隔期間,輸入電平被鉗制到內部參考電壓cm(1.5v)。更具體地說,當CLPDM和SHP都處于活動狀態時,虛擬夾緊功能變為活動狀態。如果系統中沒有虛擬像素和/或clpdm脈沖,只要在黑色像素期間發生鉗位,就可以使用clpob脈沖代替clpdm。在這種情況下,cpldm管腳(與clpob同步激活)和shp在光學黑像素間隔期間都變為激活狀態,然后虛擬鉗位功能變為激活狀態。
可通過串行接口選擇CLPDM和SHP的激活極性(激活高或激活低)(有關詳細信息,請參閱“串行接口”一節)。CLPDM和SHP的默認值為“激活低”。但是,打開電源后,該值立即為“未知”。因此,必須使用串行接口設置適當的值,或使用重置管腳重置為默認值。本數據表中的說明和時序圖均基于有效低極性(默認值)。
高性能模數轉換器(ADC)
模數轉換器(adc)采用全差分和流水線結構。這種adc非常適合于低電壓操作、低功耗要求和高速應用。它保證輸出數據的12位分辨率,沒有丟失的代碼。vsp2212包括用于adc的基準電壓發生器。refp(正參考,引腳38)、refn(負參考,引腳39)和cm(共模電壓,引腳37)應通過0.1μf陶瓷電容器旁路接地,且不應在系統中的其他地方使用;它們影響這些參考電平的穩定性,并導致adc性能下降。注意,這些是模擬輸出引腳。
可編程增益放大器(PGA)
圖2顯示了PGA增益的特性。pga提供了-6db到+42db的增益范圍,以db為單位呈線性。增益由10位分辨率的數字代碼控制,可通過串行接口進行設置(有關詳細信息,請參閱“串行接口”一節)。增益控制代碼的默認值為128(pga gain=0db)。但是,打開電源后,該值立即為“未知”。因此,必須使用串行接口設置適當的值,或使用重置管腳重置為默認值。
光學黑(ob)電平鉗位環在有效像素間隔期間,ccd輸出信號的基準電平被ob電平箝位環路箝位到ob電平。為了確定環路時間常數,需要一個片外電容器,并應連接到COB(引腳28)。時間常數t在下列方程式中給出:
T=C/(16384•亞胺)
其中c是連接到c ob的電容值,imin是ob電平鉗位回路中控制dac的最小電流(0.15微安),0.15微安相當于dac輸出電流的1lsb。當c為0.1μf時,時間常數t為40.7μs。
此外,回轉率sr由以下方程給出:
SR= IMAX/C
其中c是連接到c ob的電容值,imax是ob電平鉗位回路中控制dac的最大電流(153微安),153微安相當于dac輸出電流的1023lsb。
一般來說,高速的ob電平箝位會導致“箝位噪聲”(或“白色條紋噪聲”),但是,噪聲會隨著c的增加而降低。另一方面,c的增加需要更長的時間才能從待機模式或在通電后立即恢復。因此,我們認為0.1μf至0.22μf是C的合理值。但是,這取決于應用環境;我們建議使用試錯法進行仔細調整。

pga增益特性。
為了正確提取視頻信息,ccd信號必須參考一個公認的光學黑(ob)水平。vsp2212具有一個自動校準環路,以使用從ccd成像儀輸出的光學黑色像素來建立ob電平。ob像素的輸入信號電平被識別為實際的“ob電平”,并且在clpob處于活動狀態時,在這段時間內應該關閉環路。
“OB夾緊水平儀”(底座水平儀)可通過串行接口進行編程(有關更多詳細信息,請參閱“串行接口”一節)。表一顯示了輸入代碼和ob鉗位電平之間的關系。

CLPOB的激活極性(激活高或激活低)可通過串行接口選擇(有關詳細信息,請參閱“串行接口”一節)。clpob的默認值是“active low”。但是,打開電源后,該值立即為“未知”。因此,必須使用串行接口設置適當的值,或通過重置管腳重置為默認值。本數據表中的說明和時序圖均基于有效低極性(默認值)。
預消隱和數據延遲
一些ccd在消隱間隔期間具有大的瞬態輸出信號。這樣的信號可以超過vsp2212的1vp-p輸入信號范圍,并且將使vsp2212過飽和。從飽和狀態恢復的時間可能很長。為了避免這種情況,vsp2212具有輸入消隱(或預消隱)功能(pblk)。當pblk變低時,ccdin輸入與內部cds級斷開,防止大的瞬變通過。為了適應vsp2212的時鐘延遲,vsp2212的數字輸出將在adcck的第11上升沿從pblk設置為low之后歸零。在該模式下,數字輸出數據以11個時鐘周期(數據延遲為11)的延遲在adcck的上升沿處輸出。注意,在正常工作模式下,數字輸出數據以9個時鐘周期(數據延遲為9)的延遲出現在adcck的上升沿。
建議在pblk激活期間不要激活clpob,以保持穩定和準確的ob鉗位。由于ccdin輸入與內部電路斷開,即使在clpob激活時自動校準回路閉合,ob鉗位電平與ccd成像儀輸出建立的“實際”ob電平不同。丟失的ob鉗位會影響圖像質量。
如果輸入電壓比供電軌高0.3V,或比地軌低0.3V,則會打開?;ざ?,以防止輸入電壓進一步升高。這種高擺幅信號可能會對vsp2212造成設備損壞,應當避免。
待機模式
為了省電,當vsp2212不使用時,可以通過串行接口將vsp2212設置為待機模式(或斷電模式)。有關詳細信息,請參閱“串行接口”一節。在此模式下,所有功能塊都被禁用,數字輸出將歸零。消耗電流將降至1毫安。由于所有旁路電容器都將在該模式下放電,因此從待機模式通電需要相當長的時間(通常為200到300毫秒)。
電壓基準
VSP2212所需的所有參考電壓和偏置電流均由其內部帶隙電路產生。cds和adc主要使用三種參考電壓:refp(正參考,引腳38)、refn(負參考,引腳39)和cm(共模電壓,引腳37)。refp、refn和cm應使用適當的電容器(例如0.1μf陶瓷電容器)嚴重解耦,并且不應在系統的其他地方使用;它們影響參考電平的穩定性,并導致adc性能下降。注意,這些是模擬輸出引腳。
BYPP2(引腳29)、BYP(引腳31)、BYPM(引腳32)也是模擬電路中使用的參考電壓。BYP應使用0.1μF陶瓷電容器接地。BYPP2和BYPM的電容值影響階躍響應。因此,我們認為1000pf是合理值。但是,這取決于應用程序環境;我們建議使用試錯法進行仔細的調整。
所有的BYPP2,BYP和BYPM都應該使用適當的電容器進行重去耦,而不是在系統的其他地方使用。它們會影響這些參考電平的穩定性,并導致性能下降。注意,這些是模擬輸出引腳。
串行接口
串行接口有一個2字節移位寄存器和各種并行寄存器,用于控制vsp2212的所有數字可編程特性。寫入這些寄存器由四個信號(sload、sclk、sdata、reset)控制。要啟用移位寄存器,必須將sload拉低。sdata是串行數據輸入,sclk是移位時鐘。sdata的數據被帶到sclk上升沿的移位寄存器中。數據長度應為2字節。在2字節移位操作之后,移位寄存器中的數據被傳送到sload上升沿的并行鎖存器。除了并行鎖存器外,還有幾個專用于設備特定功能的寄存器,它們與ADCCK同步。并行鎖存器中的數據需要5或6個時鐘周期才能寫入這些寄存器。因此,要完成數據更新,需要經過sload上升沿并行鎖存后的5或6個時鐘周期。
串行接口數據格式見表二。test是測試模式的標志(僅限burr brown專用),a0到a2是各種寄存器的地址,d0到d11是數據或操作數字段。

電源、接地和設備去耦建議
VSP2212集成了一個非常高精度和高速的模數轉換器和模擬電路,容易受到來自軌道或其他地方的任何外來噪聲的影響。因此,應將其視為模擬元件,除DRVDD外的所有電源引腳應由系統的唯一模擬電源供電。這將確保最一致的結果,因為數字電源線通常攜帶高水平的寬帶噪聲,否則會耦合到設備中并降低可實現的性能。正確接地、短引線長度和接地平面的使用對于高頻設計也非常重要。建議使用多層PC板以獲得最佳性能,因為它們具有顯著的優點,如最小化接地阻抗、按接地層分離信號層等。強烈建議將VSP2212的模擬和數字接地引腳連接在集成電路上,并僅連接到系統的模擬接地。數字輸出(b[11:0])的驅動器級通過專用電源引腳(drvdd)供電,并且應與其他電源引腳完全分離,或至少使用鐵氧體磁珠?;菇ㄒ榫】贍芙檔褪涑鍪菹呱系牡縟莞涸兀ㄍǔP∮?5pF)。較大的電容性負載需要較高的充電電流浪涌,這些浪涌可以反饋到vsp2212的模擬部分并影響性能。如果可能,應使用外部緩沖器或鎖存器,提供將vsp2212與數據線上的任何數字噪聲活動隔離的附加益處。此外,與每條數據線串聯的電阻器有助于最小化浪涌電流。當輸出電平從低到高或從高到低變化時,100Ω到200Ω范圍內的值將限制輸出級為寄生電容充電所提供的瞬時電流。由于工作速度快,轉換器還產生高頻電流瞬變和噪聲,反饋到電源線和參考線。
要求電源和參考引腳被充分旁路。在大多數情況下,0.1μf陶瓷芯片電容器足以使參考管腳分離。應使用鉭(1μf至22μf)和陶瓷(0.1μf)電容器的并聯組合將電源引腳與接地平面分離。解耦的有效性在很大程度上取決于與單個管腳的接近程度。drvdd應與drvgnd的接近度分離。必須特別注意cob、bypp2和bypm的旁路,因為這些電容值決定了器件的重要模擬性能。

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